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贡献者：angelazhang 浏览：1237次 创建时间：2015-04-17
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MAX7000
目录
1概述
2模块介绍
MAX7000 - 概述
MAX7000S系列器件包含32~256个逻辑宏单元（Logic Cell，LC），其单个 逻辑宏单元结构如图
每16个逻辑宏单元组成一个逻辑阵列块（Logic Array Block，LAB）。与GAL相似，每个逻辑宏单元含有一个可编程的与阵列和固定的或阵列，以及一个可配置寄存器。每个宏单元共享扩展乘积项和高速并联扩展乘积项，它们可向每个逻辑宏单元提供多达32个乘积项，以构成负责的逻辑函数。
MAX7000 - 模块介绍
1、逻辑阵列块
一个LAB由16个逻辑宏单元的阵列组成。MAX7000结构主要由多个LAB组成的阵列以及它们之间的连线构成。多个LAB通过可编程连线阵（Programmable Interconnect Array，PIA）和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。对于每个LAB，输入信号来自三部分：
●来自作为通用逻辑输入的PIA的36个信号。
●来自全局控制信号，用于寄存器辅助功能。
●从I/O引脚到寄存器的直接输入通道。
2、逻辑宏单元
MAX7000系列中的逻辑宏单元由三个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器，它们可以被单独地配置为时序逻辑或组合逻辑工作方式。其中逻辑阵列实现组合逻辑，可以给每个逻辑宏单元提供五个乘积项。乘积项选择矩阵分配这些乘积项作为到或门和异或门的主要输入逻辑，以实现组合逻辑函数；或者把这些乘积项作为宏单元中寄存器的辅助输入：清零（Clear）、置位（Preset）、时钟（Clock）和时钟使能控制（Clock Enable）。
每个逻辑宏单元中有一个共享扩展乘积项经非门后回馈到逻辑阵列中，逻辑宏单元中还存在并行扩展乘积项，从邻近逻辑宏单元借位而来。
逻辑宏单元中的可配置寄存器可以单独地被配置为带有可编程时钟控制的D、T、JK或SR触发器工作方式，也可以将寄存器旁路掉，以实现组合逻辑工作方式。
3、可编程连线阵列
不同的LAB通过在可编程连线阵列（PLA）上布线，以相互连接构成所需的逻辑。这个全局总线是一种可编程的通道，可以把器件上任何信号连接到用户希望的目的地。所有MAX7000S器件的专用输入、I/O引脚和逻辑宏单元输出都连接到PIA，而PIA可把这些信号送到整个器件内的各个地方。只有每个LAB需要的信号才布置从PIA到该LAB的连线。
右图可看出PIA信号布线到LAB的方式。
由右图显示，通过EEPROM单元控制与门的一个输入端，以选择驱动LAB的PIA信号。由于MAX7000S的PIA有固定的延时，使得器件延时性能容易预测。
4、I/O控制块
I/O控制块允许每个I/O引脚单独被配置为输入、输出和双向三种工作方式。所有I/O引脚都有一个三态缓冲器，它的控制端信号来自一个多路选择器，可以选择用全局输出使能信号其中之一进行控制，或者直接连到地（GND）或电源（VCC）上 。
右图表示的是EPM7128S器件的I/O控制块,它共有六个全局输出使能信号。这六个使能信号可来自：两个输出使能信号（OE1、OE2）、I/O引脚的子集或I/O宏单元的子集，并且也可以指这些信号取反后的信号。当三态缓冲器的控制端接地时，其输出为高阻态。这是I/O引脚可作为专用输入引脚使用。当三态缓冲器控制端接电源VCC时，输出被一直使能，为普通输出引脚。MAX7000S结构提供双I/O反馈，其逻辑宏单元和I/O引脚的反馈是独立的。当I/O引脚被配置成输入引脚时，与其相连的宏单元可以作为隐埋逻辑使用。
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