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Karnaugh map 2009-11-21 sdjntl
卡诺图 (Karnaugh map) 卡诺图是逻辑函数的一种图形表示。一个逻辑函数的卡诺图就是将此函数的最小项表达式中的各最小项相应地填入一个方格图内,此方格图称为卡诺图。 卡诺图的构造特点使卡诺图具有一个重要性质:可以从图形上直观地找出相邻最小项。两个相邻最小项可以合并为一个与项并消去一个变量。 用卡诺图化简逻辑函数的基本原理就是把上述逻辑依据和图形特征结合起来,通过把卡诺图上表征相邻最小
真值表 Truth Table   2009-11-21 sdjntl
真值表 Truth Table 真值表定义∶表征逻辑事件输入和输出之间全部可能状态的表格。 列出命题公式真假值的表。通常以1表示真,0 表示假。命题公式的取值由组成命题公式的命题变元的取值和命题联结词决定,命题联结词的真值表给出了真假值的算法。 真值表是在逻辑中使用的一类数学表,用来确定一个表达式是否为真或有效。 (表达式可以是论证;就是说,表达式的合取,它的每个结合项(conjunct)都
组合逻辑 2009-11-21 sdjntl
字电路根据逻辑功能的不同特点,可以分成两大类,一类叫组合逻辑电路(简称组合电路),另一类叫做时序逻辑电路(简称时序电路)。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。
QuartusII 2009-11-17 sdjntl
Quartus? II design 是最高级和复杂的,用于system-on-a-programmable-chip (SOPC)的设计环境。 QuartusII design 提供完善的 timing closure 和 LogicLock? 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和 基于块的设计流为基本特征的programmable
SPLD 2009-11-17 sdjntl
SPLD Simple Programmmable Logic Device 是最基本、最廉价的可编程逻辑器件。 它包括若干客配置逻辑门和可编程逻辑点,而且还可以包括存储器、触发器
EPLD 2009-11-17 sdjntl
EPLDEPLD: Erasable Programmable Logic Device(可擦除可编辑逻辑器件)可擦除可编程逻辑器件(EPLD)是一种集成电路,包括一系列的编程逻辑器件,其无需进行再次连接。 1、PLD器件的设计步骤 1.电路逻辑功能描述 PLD器件的逻辑功能描述一般分为原理图描述和硬件描述语言描述,原理图描述是一种直观简便的方法,它可以将现有的小规模集成电路实现的功能直
EDA设计方法 2009-11-17 sdjntl
1) 前端设计(系统建模RTL 级描述)后端设计(FPGAASIC)系统建模 (2) IP 复用 (3) 前端设计 (4) 系统描述:建立系统的数学模型。 (5) 功能描述:描述系统的行为或各子模块之间的数据流图。 (6) 逻辑设计:将系统功能结构化,通常以文本、原理图、逻辑图、布尔表达式来表示设计结果。 (7) 仿真:包括功能仿真和时序仿真,主要验证系统功能的正确性及时序特性。
EDA工具软件厂商三巨头 2009-11-17 sdjntl
Synopsys、Mentor Graphics、Cadence
EDA工具软件 2009-11-17 sdjntl
EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。 目前进入我国并具有广泛影响的EDA软件是系统设计软件辅助类和可编程芯片辅助设计软件:Protel、PSPICE、multiSIM10(原EWB的最新版本)、OrCAD、PCAD、、LSIIogic、MicroSim,ISE,modelsim等等。这些工具都有较强的功能,一般可用于几个方面,例如很多软件都
ABEL-HDL 2009-11-17 sdjntl
ABEL-HDL是一种支持各种不同输入方式的HDL,其输入方式即电路系统设计的表达方式,包括布尔方程、高级语言方程、状态图和真值表。 ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑功能设计,由于其语言描述的独立性,以及上至系统、下至门级的宽口径描述功能,因而适用于各种不同规模的可编程器的设计。如DOS版的ABEL3.0软件可对GAL器件做全方位的逻辑描述和设计,而在诸如Lattice的ISP